在Verilog中遇到的坑们。
本文持续更新。
谨以此文献给Bug们。
1. Reg和Wire的赋值
在Register file中，遇到了Reg和Wire赋值的问题。
时序电路中，没有考虑到Reg读数据需要周期时间的问题，之前随后定义的就GG了。
这里有一个讲区分的PDF
2.有符号数的问题
在写某一个判断条件的时候，比较两个数的大小的是。很自然的做减法然后比如是否大于零。
模拟的时候结果就不对，后来尝试用作差以后的符号位去判断数值的大小，才把这个问题解决。
现在Verilog可以用signed关键字来处理有符号数的问题。